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對于PCIe來說，由于長鏈路時的損耗很大，因此接收端的裕量很小。為了掌握實際工 作環(huán)境下芯片內部實際接收到的信號質量，在PCIe3.0時代，有些芯片廠商會用自己內置 的工具來掃描接收到的信號質量，但這個功能不是強制的。到了PCIe4.0標準中，規(guī)范把 接收端的信號質量掃描功能作為強制要求，正式名稱是Lane Margin(鏈路裕量)功能。 簡單的Lane Margin功能的實現(xiàn)是在芯片內部進行二維的誤碼率掃描，即通過調整水平方 向的采樣點時刻以及垂直方向的信號判決閾值，PCI-E硬件測試方法有那些辦法；測試服務PCI-E測試檢修PCIe4.0的發(fā)射機質量測試發(fā)射機質量是保證鏈路能夠可靠工作的先...

項目2.12SystemReceiverLinkEqualizationTest:驗證主板在壓力信號下的接收機性能及誤碼率，可以和對端進行鏈路協(xié)商并相應調整對端的預加重，針對8Gbps和16Gbps速率。·項目2.13Add-inCardPLLBandwidth:驗證插卡的PLL環(huán)路帶寬，針對時鐘和所有支持的數(shù)據速率?！ろ椖?.14Add-inCardPCBImpedance(informative):驗證插卡上走線的PCB阻抗，不是強制測試?！ろ椖?.15SystemBoardPCBImpedance(informative):驗證主板上走線的PCB阻抗，不是強制測試。接下來，我們重點從發(fā)射...

當被測件進入環(huán)回模式并且誤碼儀發(fā)出壓力眼圖的信號后，被測件應該會把其從RX 端收到的數(shù)據再通過TX端發(fā)送出去送回誤碼儀，誤碼儀通過比較誤碼來判斷數(shù)據是否被 正確接收，測試通過的標準是要求誤碼率小于1.0×10- 12。 19是用高性能誤碼儀進 行PCIe4.0的插卡接收的實際環(huán)境。在這款誤碼儀中內置了時鐘恢復電路、預加重模塊、 參考時鐘倍頻、信號均衡電路等，非常適合速率高、要求復雜的場合。在接收端容限測試中， 可調ISI板上Trace線的選擇也非常重要。如果選擇的鏈路不合適，可能需要非常長的時 間進行Stress Eye的計算和鏈路調整，甚至無法完成校準和測試。 一般建議事先用VNA ...

P5 、8Gbps P6 、8Gbps P7 、8Gbps P8 、8GbpsP9 、8Gbps P10 、16GbpsP0 、16GbpsPl 、16Gbps P2 、16Gbps P3 、16Gbps P4 、16Gbps P5 、16Gbps P6 、16GbpsP7 、16Gbps P8 、16Gbps P9、 16Gbps P10的一致性測試碼型。需要注意的一點是，由于在8Gbps和16Gbps下都有11種 Preset值，測試過程中應明確當前測試的是哪一個Preset值(比如常用的有Preset7、 Preset8 、Presetl 、...

是用矢量網絡分析儀進行鏈路標定的典型連接，具體的標定步驟非常多，在PCIe4.0 Phy Test Specification文檔里有詳細描述，這里不做展開。 在硬件連接完成、測試碼型切換正確后，就可以對信號進行捕獲和信號質量分析。正式 的信號質量分析之前還需要注意的是：為了把傳輸通道對信號的惡化以及均衡器對信號的 改善效果都考慮進去，PCIe3.0及之后標準的測試中對其發(fā)送端眼圖、抖動等測試的參考點 從發(fā)送端轉移到了接收端。也就是說，測試中需要把傳輸通道對信號的惡化的影響以及均 衡器對信號的改善影響都考慮進去。 如果被測件是標準的PCI-E插槽接口，如何進行PCI-E的協(xié)議分析？測...

PCle5.0的鏈路模型及鏈路損耗預算在實際的測試中，為了把被測主板或插卡的PCIe信號從金手指連接器引出，PCI-SIG組織也設計了專門的PCIe5.0測試夾具。PCle5.0的這套夾具與PCle4.0的類似，也是包含了CLB板、CBB板以及專門模擬和調整鏈路損耗的ISI板。主板的發(fā)送信號質量測試需要用到對應位寬的CLB板；插卡的發(fā)送信號質量測試需要用到CBB板；而在接收容限測試中，由于要進行全鏈路的校準，整套夾具都可能會使用到。21是PCIe5.0的測試夾具組成。高速串行技術(二)之(PCIe中的基本概念)；智能化多端口矩陣測試PCI-E測試一致性測試當鏈路速率不斷提升時，給接收端留的信號...

相應地，在CC模式下參考時鐘的 抖動測試中，也會要求測試軟件能夠很好地模擬發(fā)送端和接收端抖動傳遞函數(shù)的影響。而 在IR模式下，主板和插卡可以采用不同的參考時鐘，可以為一些特殊的不太方便進行參考 時鐘傳遞的應用場景(比如通過Cable連接時)提供便利，但由于收發(fā)端參考時鐘不同源，所 以對于收發(fā)端的設計難度要大一些(比如Buffer深度以及時鐘頻差調整機制)。IR模式下 用戶可以根據需要在參考時鐘以及PLL的抖動之間做一些折中和平衡，保證*終的發(fā)射機 抖動指標即可。圖4.9是PCIe4.0規(guī)范參考時鐘時的時鐘架構，以及不同速率下對于 芯片Refclk抖動的要求。PCI-E X16,PCI-E 2....

PCIe背景概述PCIExpress(PeripheralComponentInterconnectExpress,PCle)總線是PCI總線的串行版本，廣泛應用于顯卡、GPU、SSD卡、以太網卡、加速卡等與CPU的互聯(lián)。PCle的標準由PCI-SIG(PCISpecialInterestGroup)組織制定和維護，目前其董事會主要成員有Intel、AMD、nVidia、DellEMC、Keysight、Synopsys、ARM、Qualcomm、VTM等公司，全球會員單位超過700家。PCI-SIG發(fā)布的規(guī)范主要有Base規(guī)范(適用于芯片和協(xié)議)、CEM規(guī)范(適用于板卡機械和電氣設計)、測試...

CTLE均衡器可以比較好地補償傳輸通道的線性損耗，但是對于一些非線性因素(比如 由于阻抗不匹配造成的信號反射)的補償還需要借助于DFE的均衡器，而且隨著信號速率的提升，接收端的眼圖裕量越來越小，采用的DFE技術也相應要更加復雜。在PCle3.0的 規(guī)范中，針對8Gbps的信號，定義了1階的DFE配合CTLE完成信號的均衡；而在PCle4.0 的規(guī)范中，針對16Gbps的信號，定義了更復雜的2階DFE配合CTLE進行信號的均衡。 圖 4 .5 分別是規(guī)范中針對8Gbps和16Gbps信號接收端定義的DFE均衡器(參考資料： PCI Express@ Base Specificatio...

雖然在編碼方式和芯片內部做了很多工作，但是傳輸鏈路的損耗仍然是巨大的挑戰(zhàn)，特 別是當采用比較便宜的PCB板材時，就不得不適當減少傳輸距離和鏈路上的連接器數(shù)量。 在PCIe3.0的8Gbps速率下，還有可能用比較便宜的FR4板材在大約20英寸的傳輸距離 加2個連接器實現(xiàn)可靠信號傳輸。在PCle4.0的16Gbps速率下，整個16Gbps鏈路的損耗 需要控制在-28dB @8GHz以內，其中主板上芯片封裝、PCB/過孔走線、連接器的損耗總 預算為-20dB@8GHz,而插卡上芯片封裝、PCB/過孔走線的損耗總預算為-8dB@8GHz。 整個鏈路的長度需要控制在12英寸以內，并且鏈路上只能...

需要注意的是，每一代CBB和CLB的設計都不太一樣，特別是CBB的 變化比較大，所以測試中需要加以注意。圖4.10是支持PCIe4.0測試的夾具套件，主要包括1塊CBB4測試夾具、2塊分別支持x1/x16位寬和x4/x8位寬的CLB4測試夾具、1塊可 變ISI的測試夾具。在測試中，CBB4用于插卡的TX測試以及主板RX測試中的校準； CLB4用于主板TX的測試以及插卡RX測試中的校準；可變ISI的測試夾具是PCIe4 .0中 新增加的，無論是哪種測試，ISI板都是需要的。引入可變ISI測試夾具的原因是在PCIe4.0 的測試規(guī)范中，要求通過硬件通道的方式插入傳輸通道的影響，用于模擬實際主板或插...

PCIe4.0的發(fā)射機質量測試發(fā)射機質量是保證鏈路能夠可靠工作的先決條件，對于PCIe的發(fā)射機質量測試來說，主要是用寬帶示波器捕獲其發(fā)出的信號并驗證其信號質量滿足規(guī)范要求。按照目前規(guī)范中的要求，PCIe3.0的一致性測試需要至少12.5GHz帶寬的示波器；而對于PCIe4.0來說，由于數(shù)據速率提高到了16Gbps,所以測試需要的示波器帶寬應為25GHz或以上。如果要進行主板的測試，測試規(guī)范推薦Dual-Port(雙口)的測試方式，即把被測的數(shù)據通道和參考時鐘同時接入示波器，這樣在進行抖動分析時就可以把一部分參考時鐘中的抖動抵消掉，對于參考時鐘Jitter的要求可以放松一些。PCI-e硬件科普:...

這個軟件以圖形化的界面指導用戶完 成設置、連接和測試過程，除了可以自動進行示波器測量參數(shù)設置以及生成報告外，還提供 了Swing、Common Mode等更多測試項目，提高了測試的效率和覆蓋率。自動測試軟件使 用的是與SigTest軟件完全一樣的分析算法，從而可以保證分析結果的一致性。圖4.15是 PCIe4.0自動測試軟件的設置界面。 主板和插卡的測試項目針對的是系統(tǒng)設備廠商，需要使用PCI-SIG的測試夾具測 試，遵循的是CEM的規(guī)范。而對于設計PCIe芯片的廠商來說，其芯片本身的性能首先要 滿足的是Base的規(guī)范，并且需要自己設計針對芯片的測試板。16是一個典型的PCIe 芯片...

Cle4.0測試的CBB4和CLB4夾具無論是Preset還是信號質量的測試，都需要被測件工作在特定速率的某些Preset下，要通過測試夾具控制被測件切換到需要的設置狀態(tài)。具體方法是：在被測件插入測試夾具并且上電以后，可以通過測試夾具上的切換開關控制DUT輸出不同速率的一致性測試碼型。在切換測試夾具上的Toggle開關時，正常的PCle4.0的被測件依次會輸出2.5Gbps、5Gbps-3dB、5Gbps-6dB、8GbpsP0、8GbpsP1、8GbpsP2、8GbpsP3、8GbpsP4、8Gbpspcie 有幾種類型,哪個速度快?四川DDR測試PCI-E測試 PCle5.0接收端CIL...

為了克服大的通道損耗，PCle5.0接收端的均衡能力也會更強一些。比如接收端的 CTLE均衡器采用了2階的CTLE均衡,其損耗/增益曲線有4個極點和2個零點，其直流增益可以在-5～ - 15dB之間以1dB的分辨率進行調整，以精確補償通道損耗的 影響。同時，為了更好地補償信號反射、串擾的影響，其接收端的DFE均衡器也使用了更復 雜的3-Tap均衡器。對于發(fā)射端來說，PCle5.0相對于PCIe4.0和PCIe3.0來說變化不大， 仍然是3階的FIR預加重以及11種預設好的Preset組合。我的被測件不是標準的PCI-E插槽金手指的接口，怎么進行PCI-E的測試？江西PCI-E測試聯(lián)系人在之前...

另外，在PCIe4 .0發(fā)送端的LinkEQ以及接收容限等相關項目測試中，都還需要用到能 與被測件進行動態(tài)鏈路協(xié)商的高性能誤碼儀。這些誤碼儀要能夠產生高質量的16Gbps信 號、能夠支持外部100MHz參考時鐘的輸入、能夠產生PCIe測試需要的不同Preset的預加 重組合，同時還要能夠對輸出的信號進行抖動和噪聲的調制，并對接收回來的信號進行均 衡、時鐘恢復以及相應的誤碼判決，在進行測試之前還需要能夠支持完善的鏈路協(xié)商。17是 一 個典型的發(fā)射機LinkEQ測試環(huán)境。由于發(fā)送端與鏈路協(xié)商有關的測試項目 與下面要介紹的接收容限測試的連接和組網方式比較類似，所以細節(jié)也可以參考下面章節(jié) 內容...

PCIe4.0的發(fā)射機質量測試發(fā)射機質量是保證鏈路能夠可靠工作的先決條件，對于PCIe的發(fā)射機質量測試來說，主要是用寬帶示波器捕獲其發(fā)出的信號并驗證其信號質量滿足規(guī)范要求。按照目前規(guī)范中的要求，PCIe3.0的一致性測試需要至少12.5GHz帶寬的示波器；而對于PCIe4.0來說，由于數(shù)據速率提高到了16Gbps,所以測試需要的示波器帶寬應為25GHz或以上。如果要進行主板的測試，測試規(guī)范推薦Dual-Port(雙口)的測試方式，即把被測的數(shù)據通道和參考時鐘同時接入示波器，這樣在進行抖動分析時就可以把一部分參考時鐘中的抖動抵消掉，對于參考時鐘Jitter的要求可以放松一些。PCI Expres...

PCIe4.0的測試夾具和測試碼型要進行PCIe的主板或者插卡信號的一致性測試(即信號電氣質量測試),首先需要使用PCIe協(xié)會提供的夾具把被測信號引出。PCIe的夾具由PCI-SIG定義和銷售，主要分為CBB(ComplianceBaseBoard)和CLB(ComplianceLoadBoard)。對于發(fā)送端信號質量測試來說，CBB用于插卡的測試，CLB用于主板的測試；但是在接收容限測試中，由于需要把誤碼儀輸出的信號通過夾具連接示波器做校準，所以無論是主板還是插卡的測試，CBB和CLB都需要用到。PCI-E測試信號質量測試；中國香港PCI-E測試檢修簡單總結一下，PCIe4.0和PCIe3....

PCle5.0的鏈路模型及鏈路損耗預算在實際的測試中，為了把被測主板或插卡的PCIe信號從金手指連接器引出，PCI-SIG組織也設計了專門的PCIe5.0測試夾具。PCle5.0的這套夾具與PCle4.0的類似，也是包含了CLB板、CBB板以及專門模擬和調整鏈路損耗的ISI板。主板的發(fā)送信號質量測試需要用到對應位寬的CLB板；插卡的發(fā)送信號質量測試需要用到CBB板；而在接收容限測試中，由于要進行全鏈路的校準，整套夾具都可能會使用到。21是PCIe5.0的測試夾具組成。PCI-e硬件科普:PCI-e到底是什么?智能化多端口矩陣測試PCI-E測試HDMI測試為了克服大的通道損耗，PCle5.0接收...

在之前的PCIe規(guī)范中，都是假定PCIe芯片需要外部提供一個參考時鐘(RefClk),在這 種芯片的測試中也是需要使用一個低抖動的時鐘源給被測件提供參考時鐘，并且只需要對 數(shù)據線進行測試。而在PCIe4.0的規(guī)范中，新增了允許芯片使用內部提供的RefClk(被稱 為Embeded RefClk)模式，這種情況下被測芯片有自己內部生成的參考時鐘，但參考時鐘的 質量不一定非常好，測試時需要把參考時鐘也引出，采用類似于主板測試中的Dual-port測 試方法。如果被測芯片使用內嵌參考時鐘且參考時鐘也無法引出，則意味著被測件工作在 SRIS(Separate Refclk Independent SS...

相應地，在CC模式下參考時鐘的 抖動測試中，也會要求測試軟件能夠很好地模擬發(fā)送端和接收端抖動傳遞函數(shù)的影響。而 在IR模式下，主板和插卡可以采用不同的參考時鐘，可以為一些特殊的不太方便進行參考 時鐘傳遞的應用場景(比如通過Cable連接時)提供便利，但由于收發(fā)端參考時鐘不同源，所 以對于收發(fā)端的設計難度要大一些(比如Buffer深度以及時鐘頻差調整機制)。IR模式下 用戶可以根據需要在參考時鐘以及PLL的抖動之間做一些折中和平衡，保證*終的發(fā)射機 抖動指標即可。圖4.9是PCIe4.0規(guī)范參考時鐘時的時鐘架構，以及不同速率下對于 芯片Refclk抖動的要求。PCI-E3.0的接收端測試中的Re...

在2010年推出PCle3.0標準時，為了避免10Gbps的電信號傳輸帶來的挑戰(zhàn)，PCI-SIG 終把PCle3.0的數(shù)據傳輸速率定在8Gbps,并在PCle3.0及之后的標準中把8b/10b編碼 更換為更有效的128b/130b編碼，以提高有效的數(shù)據傳輸帶寬。同時，為了保證數(shù)據傳輸 密度和直流平衡，還采用了擾碼的方法，即數(shù)據傳輸前先和一個多項式進行異或，這樣傳輸 鏈路上的數(shù)據就看起來比較有隨機性，可以保證數(shù)據的直流平衡并方便接收端的時鐘恢復。 擾碼后的數(shù)據到了接收端會再用相同的多項式把數(shù)據恢復出來。PCIE與負載只有時鐘線和數(shù)據線，搜索的時候沒有控制管理線，怎么找到的寄存器呢？設備P...

另外，在PCIe4 .0發(fā)送端的LinkEQ以及接收容限等相關項目測試中，都還需要用到能 與被測件進行動態(tài)鏈路協(xié)商的高性能誤碼儀。這些誤碼儀要能夠產生高質量的16Gbps信 號、能夠支持外部100MHz參考時鐘的輸入、能夠產生PCIe測試需要的不同Preset的預加 重組合，同時還要能夠對輸出的信號進行抖動和噪聲的調制，并對接收回來的信號進行均 衡、時鐘恢復以及相應的誤碼判決，在進行測試之前還需要能夠支持完善的鏈路協(xié)商。17是 一 個典型的發(fā)射機LinkEQ測試環(huán)境。由于發(fā)送端與鏈路協(xié)商有關的測試項目 與下面要介紹的接收容限測試的連接和組網方式比較類似，所以細節(jié)也可以參考下面章節(jié) 內容...

Cle4.0測試的CBB4和CLB4夾具無論是Preset還是信號質量的測試，都需要被測件工作在特定速率的某些Preset下，要通過測試夾具控制被測件切換到需要的設置狀態(tài)。具體方法是：在被測件插入測試夾具并且上電以后，可以通過測試夾具上的切換開關控制DUT輸出不同速率的一致性測試碼型。在切換測試夾具上的Toggle開關時，正常的PCle4.0的被測件依次會輸出2.5Gbps、5Gbps-3dB、5Gbps-6dB、8GbpsP0、8GbpsP1、8GbpsP2、8GbpsP3、8GbpsP4、8Gbps如何區(qū)分pci和pci-e(如何區(qū)分pci和pcie) ？吉林PCI-E測試執(zhí)行標準由于每對...

并根據不同位置處的誤碼率繪制出類似眼圖的分布圖，這個分布圖與很多誤碼儀中眼圖掃描功能的實現(xiàn)原理類似。雖然和示波器實 際測試到的眼圖從實現(xiàn)原理和精度上都有一定差異，但由于內置在接收芯片內部，在實際環(huán) 境下使用和調試都比較方便。PCIe4.0規(guī)范中對于Lane Margin掃描的水平步長分辨率、 垂直步長分辨率、樣點和誤碼數(shù)統(tǒng)計等都做了一些規(guī)定和要求。Synopsys公司展 示的16Gbps信號Lane Margin掃描的示例。克勞德高速數(shù)字信號測試實驗室PCI-e硬件科普:PCI-e到底是什么?北京自動化PCI-E測試CTLE均衡器可以比較好地補償傳輸通道的線性損耗，但是對于一些非線性因素(比如...

需要注意的是，每一代CBB和CLB的設計都不太一樣，特別是CBB的 變化比較大，所以測試中需要加以注意。圖4.10是支持PCIe4.0測試的夾具套件，主要包括1塊CBB4測試夾具、2塊分別支持x1/x16位寬和x4/x8位寬的CLB4測試夾具、1塊可 變ISI的測試夾具。在測試中，CBB4用于插卡的TX測試以及主板RX測試中的校準； CLB4用于主板TX的測試以及插卡RX測試中的校準；可變ISI的測試夾具是PCIe4 .0中 新增加的，無論是哪種測試，ISI板都是需要的。引入可變ISI測試夾具的原因是在PCIe4.0 的測試規(guī)范中，要求通過硬件通道的方式插入傳輸通道的影響，用于模擬實際主板或插...

PCIe4.0的物理層技術PCIe標準自從推出以來，1代和2代標準已經在PC和Server上使用10多年時間，正在逐漸退出市場。出于支持更高總線數(shù)據吞吐率的目的，PCI-SIG組織分別在2010年和2017年制定了PCIe3.0和PCIe4.0規(guī)范，數(shù)據速率分別達到8Gbps和16Gbps。目前，PCIe3.0和PCle4.0已經在Server及PC上使用，PCIe5.0也在商用過程中。每一代PCIe規(guī)范更新的目的，都是要盡可能在原有PCB板材和接插件的基礎上提供比前代高一倍的有效數(shù)據傳輸速率，同時保持和原有速率的兼容。別看這是一個簡單的目的，但實現(xiàn)起來并不容易。3090Ti 始發(fā)支持 PCI...

另外，在PCIe4 .0發(fā)送端的LinkEQ以及接收容限等相關項目測試中，都還需要用到能 與被測件進行動態(tài)鏈路協(xié)商的高性能誤碼儀。這些誤碼儀要能夠產生高質量的16Gbps信 號、能夠支持外部100MHz參考時鐘的輸入、能夠產生PCIe測試需要的不同Preset的預加 重組合，同時還要能夠對輸出的信號進行抖動和噪聲的調制，并對接收回來的信號進行均 衡、時鐘恢復以及相應的誤碼判決，在進行測試之前還需要能夠支持完善的鏈路協(xié)商。17是 一 個典型的發(fā)射機LinkEQ測試環(huán)境。由于發(fā)送端與鏈路協(xié)商有關的測試項目 與下面要介紹的接收容限測試的連接和組網方式比較類似，所以細節(jié)也可以參考下面章節(jié) 內容...

為了克服大的通道損耗，PCle5.0接收端的均衡能力也會更強一些。比如接收端的 CTLE均衡器采用了2階的CTLE均衡,其損耗/增益曲線有4個極點和2個零點，其直流增益可以在-5～ - 15dB之間以1dB的分辨率進行調整，以精確補償通道損耗的 影響。同時，為了更好地補償信號反射、串擾的影響，其接收端的DFE均衡器也使用了更復 雜的3-Tap均衡器。對于發(fā)射端來說，PCle5.0相對于PCIe4.0和PCIe3.0來說變化不大， 仍然是3階的FIR預加重以及11種預設好的Preset組合。PCI-e的軟件編程接口;重慶PCI-E測試HDMI測試由于每對數(shù)據線和參考時鐘都是差分的，所以主 板...

克勞德高速數(shù)字信號測試實驗室致敬信息論創(chuàng)始人克勞德·艾爾伍德·香農，以成為高數(shù)信號傳輸測試界的帶頭者為奮斗目標。克勞德高速數(shù)字信號測試實驗室重心團隊成員從業(yè)測試領域10年以上。實驗室配套KEYSIGHT/TEK主流系列示波器、誤碼儀、協(xié)議分析儀、矢量網絡分析儀及附件，使用PCIE/USB-IF/WILDER等行業(yè)指定品牌夾具。堅持以專業(yè)的技術人員，嚴格按照行業(yè)測試規(guī)范，配備高性能的權能測試設備，提供給客戶更精細更權能的全方面的專業(yè)服務。克勞德高速數(shù)字信號測試實驗室提供具深度的專業(yè)知識及一系列認證測試、預認證測試及錯誤排除信號完整性測試、多端口矩陣測試、HDMI測試、USB測試，PCI-E測試等...